*是双非计科咸鱼的打卡点……希望吧。
以本科毕业不要当家里蹲，能找到相对专业对口工作为目标。
不过因为是咸鱼也没加实验室也没加工作室和老师都不熟，数学不好不走算法各种竞赛也没参加……前途一片灰暗啊。
总之先找点课外的东西学吧，横竖前端后端都不好找工作，先学个更直观的前端吧。

从实习僧上随便拔了个前端的职位要求，先按这个来吧[ `д´]9

世界晚上好jpg
今天……把作业搞定去看js吧！

在看html（）

没摆……或许吧，在准备考试[ ´д`]。
娱乐资金-300，啥时候能回到正数呢（愁

我是真不会写日记呀写日记，一停一个月过去了

module test(Reset,Clk,D_in,D_out);
input Clk,Reset;
input D_in;
output D_out;
reg D_out;
reg[4:0]current_state,next_state;
parameter s0=4'b0001,s1=4'b0010,s2=4'b0100,s3=4'b1000;
always@(current_state or D_in)
begin
case(current_state)
s0:begin
if(D_in==1)
next_state<=s1;
else
next_state<=s0;
end
s1:begin
if(D_in==0)
next_state<=s2;
else
next_state<=s1;
end
s2:begin
if(D_in==1)
next_state<=s3;
else
next_state<=s0;
end
s3:begin
if(D_in==1)
next_state<=s1;
else
next_state<=s2;
end
default:next_state<=s0;
endcase
end
always@(posedge Clk or posedge Reset)
begin
if(Reset)
current_state<=s0;
else
current_state<=next_state;
end
always @(current_state) begin
D_out=(current_state==s3);
end
endmodule

借用一下巴塔木的服务[ ›´ω`‹ ]

`timescale 1ns/1ns
module testbeach;
reg clk,rst,din;
wire dout;
parameter dely = 32;

always#(dely/2) clk=~clk;
initial
begin
clk=0;
rst=0;
din=0;
#5 rst=1;
#20 rst=0;
end

cx101 u1(rst,clk,din,dout);
always#10 din=$random;
endmodule